ผลต่างระหว่างรุ่นของ "ชีวสังเคราะห์"

จากวิกิพีเดีย สารานุกรมเสรี
เนื้อหาที่ลบ เนื้อหาที่เพิ่ม
NongBot (คุย | ส่วนร่วม)
robot Adding: es:Biosíntesis
Page eraser (คุย | ส่วนร่วม)
ไม่มีความย่อการแก้ไข
บรรทัด 1: บรรทัด 1:
ระหว่างสถาปัตยกรรมคอมพิวเตอร์แบบ [[CISC]] กับ RISC แล้ว จะพบว่าคอมพิวเตอร์แบบ RISC จะเร็วกว่าแบบ CISC ประมาณ 3 เท่า หลักการอย่างง่ายของเครื่องคอมพิวเตอร์แบบ RISC คือ ออกแบบให้[[ซีพียู]] (CPU) ทำงานในวงรอบสัญญาณนาฬิกา (Cycle) ที่แน่นอน โดยพยายามลดจำนวนคำสั่งลงให้เหลือเป็นคำสั่งพื้นฐานมากที่สุด แล้วใช้[[หลักการไปป์ไลน์]] (pipeline) คือ [[การทำงานแบบคู่ขนานชนิดเหลื่อมกัน]] (overlap) ปกติแล้วการทำงานใน 1 ชุดคำสั่งจะใช้เวลามากกว่า 1 วงรอบสัญญาณนาฬิกา (cycle) หากแต่การทำคำสั่งเหล่านั้นให้มี[[การทำงานในลักษณะเป็นแถว]] (pipe) และขนานกันด้วย จึงทำให้ได้ค่าเฉลี่ยโดยรวมของเวลาเป็นคำสั่งละหนึ่ง[[วงรอบสัญญาณนาฬิกา]] (cycle)
'''ชีวสังเคราะห์''' (อังกฤษ:Biosynthesis) เป็นปรากฏการณ์ที่[[สารประกอบเคมี]]
ตัวอย่างสถาปัตยกรรมแบบ RISC ได้แก่ mips
ถูกผลิตจาก [[รีเอเจนต์]] (reagent) '''ชีวสังเคราะห์'''ไม่เหมือน [[การสังเคราะห์ทางเคมี]] (chemical synthesis) เพราะมันเกิดขึ้นในสิ่งมีชีวิตและถูกเร่งปฏิกิริยาโดยเอ็นไซม์ และมันเป็นส่วนสำคัญของ [[การเผาผลาญ|เมตาโบลิซึม]]

สิ่งที่จำเป็นสำหรับ'''ชีวสังเคราะห์'''คือ:
*[[ตัวตั้งต้น|สารตั้งต้น]]
*พลังงาน (โดยทั่วไปจะได้จาก[[อะดีโนซีน ไตรฟอสเฟต|ATP]])

ส่วนประกอบอื่นที่ต้องใช้คือ:
*ตัวเร่งปฏิกิริยา โดยทั่วไปจะป็น [[เอ็นไซม์]]
*รีดักชั่น อีควิวาเลนต์ (Reduction equivalents)(ในรูปของ [[NADH]], [[NADPH]] และอื่นๆ)

ผลผลิตที่ได้จาก'''ชีวสังเคราะห์'''มีดังนี้
*[[ชีวสังเคราะห์ โปรตีน|โปรตีน]]
*[[ไวตามิน]]
*[[ยาปฏิชีวนะ]]

ด้วยวิธีการนี้และความเจริญก้าวหน้าทาง [[ไบโอเทคโนโลยี่]] (biotechnology) อาจสามารถผลิต
[[พลาสติก]]ที่[[สะลายตัวได้เองทางชีวภาพ]]

{{โครงชีววิทยา}}

[[หมวดหมู่:เคมี]]
[[หมวดหมู่:ชีววิทยา]]

[[de:Biosynthese]]
[[en:Biosynthesis]]
[[es:Biosíntesis]]
[[pl:Biosynteza]]
[[pt:Biossíntese]]

รุ่นแก้ไขเมื่อ 07:53, 22 มกราคม 2550

ระหว่างสถาปัตยกรรมคอมพิวเตอร์แบบ CISC กับ RISC แล้ว จะพบว่าคอมพิวเตอร์แบบ RISC จะเร็วกว่าแบบ CISC ประมาณ 3 เท่า หลักการอย่างง่ายของเครื่องคอมพิวเตอร์แบบ RISC คือ ออกแบบให้ซีพียู (CPU) ทำงานในวงรอบสัญญาณนาฬิกา (Cycle) ที่แน่นอน โดยพยายามลดจำนวนคำสั่งลงให้เหลือเป็นคำสั่งพื้นฐานมากที่สุด แล้วใช้หลักการไปป์ไลน์ (pipeline) คือ การทำงานแบบคู่ขนานชนิดเหลื่อมกัน (overlap) ปกติแล้วการทำงานใน 1 ชุดคำสั่งจะใช้เวลามากกว่า 1 วงรอบสัญญาณนาฬิกา (cycle) หากแต่การทำคำสั่งเหล่านั้นให้มีการทำงานในลักษณะเป็นแถว (pipe) และขนานกันด้วย จึงทำให้ได้ค่าเฉลี่ยโดยรวมของเวลาเป็นคำสั่งละหนึ่งวงรอบสัญญาณนาฬิกา (cycle) ตัวอย่างสถาปัตยกรรมแบบ RISC ได้แก่ mips